verilog的計數器問題

0927008370

這是一個簡單的計數器數到9從至為0
module counter10 (
11   input            clk,
12   input            clr,
13   output reg [3:0] q,
17    );
19
20 ...

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pole987

恩..那你的意思不就是多加一個 input bound
然後讓 q==bound的時候取代原本的q==9嗎

m780407

module counter10 (
  input            clk,
  input            clr,
  input      [3:0] range,
  output reg [3:0] q,
   );

always@(posedge clk or posedge clr) begin
        if (clr == 1'b1)begin
                q <= 0;
        end
...

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